日前2026国际电路与系统研讨会在上海举办，华为公司董事、半导体业务部总裁何庭波在会上发布以“时间缩微”替代摩尔定律“几何缩微”的“韬（τ）定律”，这是华为首次公开其近年来进行“芯片突围”的底层方法论。

据了解，过去6年，华为以“韬定律”为指导，自主研发了381款芯片，在光通信、数据通信、无线、5G、手机、自动驾驶以及鲲鹏、昇腾所在的通用计算和人工智能计算等领域，都有重新设计的芯片。何庭波透露，华为将在今年秋季发布的新的麒麟手机芯片，是首个完整的“韬芯片”。

60多年来，摩尔定律引领着电子行业从业者专注于芯片空间上的“几何缩微”，通过不断把晶体管“做小”缩短电子传输距离，从而让芯片速度更快。然而，随着摩尔定律逼近物理极限，继续缩小晶体管尺寸不仅经济成本飙升，单靠尺寸微缩带来的速度改善也已微乎其微，这种演进出现了放缓趋势。

当“以空间换时间”不再行得通，华为开始直接优化时间。“韬定律”就是以“时间缩微”替代“几何缩微”作为半导体与电子系统演进的新指导原则。何庭波署名论文《面向多层级电子系统的时间缩微理论》指出，“韬定律”将时间本身（而非晶体管面积）作为衡量技术进步的主要指标，并采用单一特征时间常数τ作为贯穿全栈的统一优化目标，适用范围从单个开关晶体管到数据中心工作负载，跨越12个数量级，通过逻辑折叠等创新技术压缩信号传播时延、提升晶体管密度，从而实现半导体与电子系统的持续演进。

逻辑折叠是“韬定律”的关键技术之一。为了便于理解，我们可以想象这样一种城市图景：一座城市的住宅区、办公区、学校、医院等地分散在不同街区，人要去另一个功能区必须跑很远，导致通勤时间很长，路上能耗也高。传统芯片就像这样一座摊开在一张地图上的城市，而逻辑折叠就像把这座平面城市中的相关单元上下“堆叠”起来，根据逻辑关系在两个区域间安装几百万台“电梯”，从而缩短直达距离、节约时间，也能提供更多功能。

何庭波在论文中指出，在移动SoC（系统级芯片）方面，逻辑折叠技术在相同器件节点下，实现了晶体管密度55%的阶跃式提升，以及41%的能效增益。

何庭波此前接受媒体采访时表示，“韬定律”是华为基础理论研究的一个突破，不仅对芯片本身很重要，对整个半导体行业同样很重要。“未来5年到10年，半导体行业将遇到障碍，一定会认真思考‘韬定律’这条路径。”何庭波说。

头图来源：图虫